JH8CHUのホームページ> FET増幅回路の実験 >FET2石直結アンプ(ソース接地〜ソース接地)の実験

FET2石直結アンプ(ソース接地〜ソース接地)の実験

本ページ作成(2024/05/29)

  1. 実験の目的

    2. ソース接地のFET増幅回路を二段直結した回路について設計と動作確認をして、
    設計値と実測値の違いを比較・考察します。
    回路構成としては、二段とも交流負帰還なしとします。
    FETによる2段直結増幅回路はネットで探してもほとんど(全く?)見当たりません。(-_-;;
    たぶんメリットが乏しいのだと思われます。
    今回の設計と実験を通してその辺の理由についても探ってみます。

  2. 実験課題

    3. 下記の項目について測定を行い、設計値と測定値を比較します。

    1. 直流動作点
    2. 電圧増幅度

  3. 実験回路



  4. 回路の動作

    5. 増幅回路としての動作は初段(Q1)、二段目(Q2)とも ソース接地の1石FET増幅回路と同じです。
    増幅回路の間を直流的に分離するコンデンサーやトランスを使用しないようにするため
    直流電圧をうまく設計する必要があります。

  5. 実験回路の設計

    1. 設計条件
        2. (1)電源(VDD)は15[V]。
        (2)Q1のFETは2SK2881のDランクを使う。
        　(データシートよりIDSS=2.5〜6.0[mA]、Vp=-0.1〜-3.0[V]、 yfs=15[mS])
        　設計にあたってはIDSS = 4.0[mA]、Vp = -0.3[V]で計算します。
        　(VP1=-0.3[V]とした理由については ソース接地増幅回路(交流負帰還有り)の
        　考察の項をを参照してください。)
        (3)Q2のFETは2SK2880のDランクを使う。
        　(データシートよりIDSS=2.5〜6.0[mA]、Vp=-1.5[V](typ)、 yfs=3[mS])
        　設計にあたってはIDSS = 4.0[mA]で計算します。
        (4)ドレイン電流(ID)はQ1、Q2ともIDSS の1/2に設定する。よってID = 2.0[mA]
        (5)電圧増幅度は出たとこ勝負(^^;
        (6)増幅する周波数帯域の最低周波数は50Hz
        (7)入力側(信号源)の出力インピーダンスは10[Ω]
        (8)出力側(負荷)の入力インピーダンスは1[MΩ]

    2. バイアス回路の設計


      • VGS1、VGS2の計算
        • バイアス回路を設計するにあたり、VGS1、VGS2の値が 欲しくなります。
        まず、使用するFETを決めると、データシートより、IDSSとVpが決まります。
        次にIDを決めるとVGSが決まります。
        とくに、設計条件(4)よりID = (1/2)*IDSSとした場合、
        |VGS| ≒ 0.3*|Vp|

        と近似出来ます。具体的に計算してみると、VP1=-0.3[V]、 VP2=-1.5[V]ですので
        VGS1 ≒ 0.3 * -0.3[V] ≒ -0.1[V]
        VGS2 ≒ 0.3 * -1.5[V] ≒ -0.5[V]

      • RGの選定
        • Q1のゲート電位(V1) を0[V]に決めるための抵抗なので自由に選べますが、
        あまり大きくするとノイズを拾いやすくなるので、
        RG = 100[kΩ]

        とします。

      • RS1の選定
        • 今回、Q1のゲートの直流電圧は0[V]に設定したので、
        V1 = VGS1 + VS1

        の関係から
        VS1 = V1 - VGS1 = 0 - (-0.1) = 0.1[V]

        となります。設計条件(4)よりID1 = 2[mA]としたので
        RS1 = VS1 / ID1 = 0.1 / 0.002 = 50[Ω]

        V1=0[V]としたので、次の式からRS1を決めることも出来ます。
        RS1 ≒ 0.6 * |Vp／IDSS| = 0.6 * |-0.3／0.004| = 45[Ω]

        あるいは、データシートよりyfs(VGS=0) = 15.0[mS](typ)であることから
        RS ≒ 1.2 ／ yfs = 1.2 ／ 0.015 = 80[Ω]

        E6系列の 抵抗値から選んでRS1=47[Ω]としました。

        この場合、 ID1 = VS1 / RS1 = 0.1 / 47 ≒ 2.1[mA]

        となります。

      • RD1の選定
        • 交流負帰還をかけたソース接地FET増幅回路では(RD/RS) を大きくする程
        増幅度を稼げます。ドレイン電流(ID1) とソース電流は同じになるので
        RD/RS = VD/VS

        の関係が成り立つことから、Q1、Q2ともなるべく 大きくVDを設定します。
        仮に、VD1 = 10.0[V]とすれば、
        RD1 = VD1 / ID1 = 10.0 / 0.0021 ≒ 4761[Ω]

        E6系列で近いのは 4.7[kΩ]ですが、手元にE12系列の
        5.6[kΩ]がありましたのでRD1=5.6[kΩ]としました。

        そうするとVD1は、
        VD1 = RD1 * ID1 = 5600 * 0.0021 = 11.8[V]

        となります。

      • RS2の選定
        • VD1を決めると、VS2が決まります。
        VDD - VD1 = VGS2 + VS2
        の関係があるので
        VS2 = VDD - VD1 - VGS2 = 15 - 11.8 - (-0.5) = 3.7[V]

        となります。そうするとRS2は
        RS2 = VS2 / ID2 = 3.7 / 0.002 ≒ 1850[Ω]

        E6系列の 抵抗値から選んでRS2=2.2[kΩ]としました。

        このとき改めてID2を計算すると、
        ID2 = VS2 / RS2 = 3.7 / 2200 ≒ 1.7[mA]

      • RD2の選定
        • VS2がVS1より大きいので、VD2は VD1より少し小さくします。
        仮に、VD2 = 7.0[V]とすれば、
        RD2 = VD1 / ID1
        　　= 7.0 / 0.0017 ≒ 4117[Ω]

        E6系列の 抵抗値から選んでRD2=4.7[kΩ]としました。

        このとき改めてVD2を計算すると、
        VD2 = RD2 * ID2 = 0.0017 * 4700 ≒ 8.0[V]

        以上の計算結果をまとめると下図となります。


    3. 増幅回路の等価回路
        4. 増幅する周波数帯でコンデンサのリアクタンスが十分小さくなるように値を決めます。
        ので、増幅回路の等価回路から2個のコンデンサCi、Co、を短絡した下図の
        等価回路で考えます。FETは ソース接地の簡略化等価回路に置き換え、
        また、VDDとグランド(GND)も交流的には同電位なので接続してあります。



    4. 入力インピーダンスの計算
        5. 等価回路から入力インピーダンス(Zi)は
        Zi = RG = 100[kΩ]

        となります。

    5. 出力インピーダンスの計算
      6. 制御電流源の内部抵抗は無限大なので、
      等価回路から出力インピーダンス(Zo)は
      Zo = RD2 = 4.7[kΩ]

      となります。

    6. 電圧増幅度の計算
      7. 増幅回路の電圧増幅度をAvとすれば1段あたりの増幅度Avは次の式で与えられます。
      Av = −gm * (RD//RL) /( 1 + gm * Rs)　・・・・・・(*1)

      今回は、
      (1)初段(Q1)ではRLは2段目のFETのゲートのみとなるためL=∞。
      よって初段の増幅度Av1は
      Av1 = −gm1 * RD1 / ( 1 + gm1 * RS1)

      (2)2段目(Q2)ではRD2 << RLに設定しているので、
      2段目の増幅度Av2も同様に
      Av2 = −gm2 * RD2 / ( 1 + gm2 * RS2)

      となります。
      また、gmの値はデータシートのyfsの値を用いて
      gm ≒ 0.7 * yfs
      の式から概算します。そうすると、
      gm1 ≒ 0.7 * 15[mS] = 10.5[mS]
      gm2 ≒ 0.7 * 3[mS] = 2.1[mS]

      バイアス回路の設計において
      RD1 = 5.6[kΩ]、RS1 = 47[Ω]
      RD2 = 4.7[kΩ]、RS2 = 2.2[kΩ]

      と決めましたので、
      Av1 = -0.0105 * 5600 / (1 + 0.0105 * 47) ≒ -39
      Av2 = -0.0021 * 4700 / (1 + 0.0021 * 2200) ≒ -1.8

      回路全体の増幅度Avは
      Av = Av1 * Av2 = -39 * (-1.8) ≒ 70

    7. コンデンサの容量の決定
        8. (1)入力側カップリング・コンデンサ(Ci)
        Ciは入力側の抵抗RGとローカット・フィルターを形成するので
        カット・オフ周波数(fi)は次の式で与えられます。
        fi = 1/(2π * Ci * RG)
        信号の最低周波数をfslとすれば
        fsl >> fi
        となるようにCiを決定すればよいことになります。よって
        fsl >> 1/(2π * Ci * RG)
        ∴Ci >> 1/(2π * fsl * RG)

        入力信号の最低周波数(fsl)を50[Hz]とします。
        Ci >> 1/(2π * 50 * 100[kΩ]) ≒ 0.032[μF]

        となりかなり小さな値ですみます。今回はCi = 1[μF]としました。
        (有極コンデンサーを使用したので、極性が悩ましいですが、vi側を+にしました)



        (2)出力側カップリング・コンデンサ(Co)
        ドレイン抵抗(RD)、負荷抵抗(RL)、 出力側カップリング・コンデンサ(Co)により
        ローカット・フィルターを形成し、そのカット・オフ周波数は
        次の式で与えられます。

        fo = 1/{2π * Co * (RD + RL)}
        信号の最低周波数をfslとすれば
        fsl >> fi
        となるようにCoを決定すればよいことになります。よって
        fsl >> 1/{2π * Co * (RD + RL)}
        ∴Co >> 1/{2π * fsl * (RD + RL)}

        入力信号の最低周波数(fsl)を50[Hz]とします。
        Co >> 1/{2π * 50 * (4.7[kΩ] + 1[MΩ])} ≒ 0.0032[μF]

        となりかなり小さな値ですみます。
        今回は手持ちのコンデンサーの関係でCo = 22[μF]としました。



  6. 実験方法

      7. 信号源としては、トランス・ボックス を使用します。
      従って、周波数は(東日本では)50Hzになります。
      トランス・ボックスの出力電圧がそのままでは電圧が高過ぎるので
      分圧器により分圧し、2mV(rms)程度まで減衰させます。
      このとき、増幅器からみたときの信号源のインピーダンスは10Ω程度となり
      FET増幅回路の入力インピーダンスZiに比べると十分小さい値となります。



    1. 電子ブロックの配置


    2. 直流動作点の測定
      3. ディジタルテスターの直流電圧測定レンジで、下図に示すようにVDx、 VDSx、VSx、V1を
      測定します。IDxはVDxとRDxの値から IDx = VDx/RDxの式により求めます。(x=1,2)
      また、電源電圧VDDも正確に15.0[V]ではないので、測定しておきます。


    3. 電圧増幅度の測定
      4. (1)下図の測定回路を組立てます。


      (2)vsの値を読みます。
      (3)vsの値に分圧器による分圧比(=10/33600)をかけてviを求めます。
      (4)voの値を読みます。
      (5)viの値とvoの値から電圧増幅度Av=vo/viを求めます。

  7. 実験機材

    1. 自作電子ブロック
    2. トランス・ボックス
    3. 簡易安定化電源 (15[V]端子)
    4. ディジタル・テスター
    5. トランス・ボックス
    6. 分圧器
    7. 配線材

  8. 実験結果

    1. 直流動作点の測定
      2. 下図に測定結果を示します。
      白色の吹き出しで計算値、黄色の吹き出しで測定値を表しました。


    2. 増幅度の測定
      3. vsの値　[V] viの値　[mV]voの値　[mV] Av (測定値)Av (計算値) 測定値/計算値　(%)備考
      6.77 2.0128 6470 -8.6%　　　
      vi = vs * 10/33600、Av(測定値) = vo/vi

  9. 考察

    10. (1)下記のいずれの項目も、設計値と測定値は概ね一致しました。
    　強いて言えば、VDS2の差がやや大きいかなと思われますが、
    　小信号増幅なので、信号電圧の大きさに比較すると問題ない範囲と考えます。

    • 直流動作点の測定
    • 電圧増幅度の測定

    (2)思った以上にバイアス回路の設計に苦労しました。
    　バイアス抵抗の値は直流バイアスを決定すると同時に、増幅回路の増幅度にも直接影響します。
    　このため、直流動作点の設定によっては、とくにQ2のFETの増幅度が1未満になってしまいます。
    　直流動作点とは別に、電圧増幅度を決定するためには、たとえばQ1、Q2の片方または両方の
    　FETに交流負帰還をかけないとか、あるいは下図のような回路構成にするなどの対策が必要です。
    　

    　しかし、この回路構成にするとせっかくFETを直結にしてカップリング・コンデンサーを
    　減らしたのにバイパス・コンデンサーが2個増えてしまいます。ならばむしろコンデンサー
    　結合にしてQ1、Q2とも交流負帰還をかけた方が設計が楽なようにも感じます。
    　いずれにしても筋のよい設計とは思えません。
    　増幅回路を設計する場合、増幅度の仕様は必ず与えられるので、狙った増幅度に
    　落とし込むためにはもう少し回路の工夫が必要になると感じました。

    (3)FETの増幅度はバイポーラ・トランジスタに比べて小さいように思われます。
    　(すでに1石増幅回路の実験で感じていたことですが。)
    　今回、FET2石の増幅度は全体で約70でしたが、バイポーラ・トランジスタなら1石でも
    　実現出来そうです。(ただし負帰還量は浅くなるかな。)
    　単純に増幅度だけで比較は出来ませんが、2石増幅回路の場合、初段がFETの場合でも、
    　2段目はバイポーラ・トランジスタが使われる理由はこの辺にあるのかもしれません。
    　ただ、FET2段直結でも一応正常に動作することが確認できました(^^;
    　

  10. 今後の課題

    1. 増幅度の仕様が与えられた場合の回路設計の手順について考察する。

    2. 周波数特性の測定
      周波数特性は増幅回路の基本的な特性のひとつですが、今回の実験では
      信号源として発振器ではなく、トランス・ボックスを使用する方針としたので
      周波数特性の測定は断念しました。

    3. ひずみ率の測定
      用途によってはひずみ率も重要な特性ですが、ひずみ率計が手元にないため
      将来の課題としました。

  11. 参考文献

    1. 2SK2880データシート
    2. 2SK2881データシート

  12. >関連項目

    1. 電子回路- 接合型FETのソース接地増幅回路(交流負帰還あり)
    2. 電子回路- 段間結合回路
    3. 自作電子ブロック
    4. トランス・ボックス
    5. 簡易安定化電源
    6. トランス・ボックス
    7. 分圧器
    8. FETのデバイス実験(FET 1石増幅回路)

JH8CHUのホームページ> FET増幅回路の実験> FET2石直結アンプ(ソース接地〜ソース接地)の実験

Copyright (C)2024 Masahiro.Matsuda(JH8CHU), all rights reserved.