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FET増幅回路の設計
本ページ作成開始。自己バイアス回路の設計
について記載。(2023/07/27)
固定バイアス回路
ほとんど使用されないので省略。
バイアス回路とは何かについては、電子回路の
FETの項を参照してください。
- 自己バイアス回路の構成
- 前提条件
(1)電源電圧: VDD
(2)ドレイン電流(VGS = 0): IDSS
(3)ピンチオフ電圧: VP
(4)相互コンダクタンス(VGS = 0): yfs
(5)FETの動作点におけるIDは(1/2)IDSSに設定する。
- バイアス回路の設計手順
(1)RSの計算
自己バイアス回路の構成から次の式が成り立ちます。
VS = RS * ID
FETのゲート(G)は抵抗器(RG)によりグランドに接続されているので
VG = 0[V]
です。従って、FETのバイアス電圧VGSは
VS + VGS = 0
∴ VGS = −VS
∴ VGS = −RS * ID ・・・・・ (1)
一方、FETの伝達特性は次の2次式で近似できます。
ID = IDSS ( 1 - |VGS/Vp|)2
・・・・・ (2)
今、FETの動作点としてIDを(1/2)IDSSに設定するとすれば
ID = (1/2)IDSS ・・・・・ (3)
(3)式を(1)式と(2)式にそれぞれ代入してIDを消去します。
VGS = −RS * (1/2)IDSS ・・・・・ (4)
(1/2)IDSS = IDSS ( 1 - |VGS/Vp|)2
∴ 1/2 = ( 1 - |VGS/Vp|)2 ・・・・・ (5)
(4)式を(5)式に代入してVGSを消去し、式を変形すると
1/2 = ( 1 - |−RS * (1/2)IDSS/Vp|)2
1/√2 = 1 - |−RS * (1/2)IDSS/Vp|
1/√2 = 1 - RS * |(1/2)IDSS/Vp|
RS * |(1/2)IDSS/Vp| = 1 - 1/√2
RS = (1 - 1/√2) * |2 * Vp/IDSS|
RS = (1 - 1/√2) * 2 * |Vp/IDSS|
∴ RS ≒ 0.6 * |Vp/IDSS| ・・・・・ (6)
を得ます。また、
yfs = 2 * |IDSS/Vp|
の関係があるので、これを(6)式に代入すると
RS ≒ 0.6 * (2 / yfs)
∴ RS ≒ 1.2 / yfs ・・・・・ (7)
と表すことも出来ます。
これら、Vp、IDSS、yfsなどはいずれもFETのデータシートで
与えられています。
ただし、(2)式が近似式であることや、Vp、IDSS、yfsに
バラツキがあることなどから
(データシートの記載値はtyp値)、(6)式での計算値と(7)式での計算値は
多少異なることが多いです。
(2)RDの計算
自己バイアス回路の構成から
VDD - VDS = ID * (RD +
RS)
これに(3)式を代入すると
RD = 2 * (VDD - VDS)/
IDSS−RS
を得ます。
(3)RGの計算
RGはゲート端子の電位を0[V]に決める働きがありますが、
電流は流れないので、バイアス回路の観点からは任意に決められます。
ただし、RGは交流的には入力インピーダンスに影響します。
また、ドレイン(D)からゲート(G)に向けてわずかにもれ電流があるので
極端に大きな値にしてしまうと、直流的にも影響が出る可能性があります。
(もれ電流の最大値はデータシートに記載があります。)
自己バイアス回路の応用(工事中)
FETの小信号等価回路
2段直結増幅回路(工事中)
接合型FETによるアナログ増幅回路で2段直結回路というのは
ほとんど(全く?)見かけません。(^^;
ネットで検索しても全くヒットしません。
おそらくメリットが全くないからだと思われます。
その理由としては◆後報◆
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