オリジナルプロセッサの製作(検討中)

まずは手持ち文献の整理(2005/08/24)
4ビット・マイコン計画始動(2005/10/06)
4ビット・マイコン仕様追記(2006/02/03)
4ビット・マイコン仕様追記(2006/02/12)
4ビット・マイコンにブロック毎の機能説明を追記(2006/08/25)
4ビット・マイコンに入出力実験回路のブロック図掲載(2006/08/26)
4ビット・マイコン仕様変更(2007/03/31)
参考文献追加(2008/04/26)
文献No.2の内容を訂正(2009/10/17)
開発計画を全面見直し。(2013/02/18)
SVPの開発ロードマップ記載。(2022/09/04)

1. 参考文献

CPUの設計記事(2005/08/24)(2008/04/26追記)(2009/10/17訂正)


No.	記事	出版社	著者	仕様		回路規模	特徴	備考
				データ バス幅	命令アドレス空間
1	CPUの創りかた(2003)	毎日コミュニケーション	渡波郁	4 bit	8bit×16ワード	TTL 10個	究極の最小仕様CPU
2	雑誌 プロセッサ 4ビットCPU(1986)	技術評論社	星野祐	4 bit	4bit×4kワード	TTL 96個
3	トランジスタ技術 SPECIAL No.48 作れば解るCPU(1994)	CQ出版社	村田和信	8 bit	64kバイト	TTL 約60個	マイクロプログラム 方式 ALUはEP-ROM で実現
4	Verilog-HDLによる トップダウン設計 (1994)	CQ出版社	E.Sternheim 他4名著 井上、鈴木訳	32 bit	4Gバイト?	HDLによる記述のみ		詳細は未読
5	雑誌　連載 トランジスタ技術 ASICで作る マイクロプロセッサ (1988 Feb.〜1989 Jan.)	CQ出版社	南宗宏	16 bit	16bit×64kワード	設計のみ	COMET仕様
6	HDLによる 高性能ディジタル 回路設計(2002)	CQ出版社	森岡澄夫	8 bit	14bit×1kワード	FLEX 10K 約700セル	PIC16F84 サブセット
7	雑誌 Design Wave Magazin 特集 私はこうしてCPUを 開発した (1999 Nov.)	CQ出版社	栗須基弘	16 bit	標準64kバイト 最大4Gバイト	HDLによるコア		詳細は未読(^^;
8	雑誌 Design Wave Magazin　連載 コンパクトな16ビット CPUを設計する (2003 Jul.〜 )	CQ出版社	清水尚彦 飯田佳洋	【調査中】	【調査中】		PDP-11 互換命令	詳細は未読
9	作って学ぶCPU 設計入門(2007)	共立出版	葉山清輝	8 bit	32byte	FLEX 10K10	オリジナル 8命令
10	HDLによる VLSI設計 第2版(2002)	共立出版	深山正幸 北側章夫 秋田純一 鈴木正國	8 bit	32のkbyte		オリジナル 16bit長




2. SVP(Service Processor)【TTL版】

1. SVPの目的
マイクロプログラム方式を想定しているCPUの1号機、2号機について、
マイクロプログラムの開発、ローディングを支援する装置です。


2. 開発ロードマップ



3. SVPのブロック図(暫定版)



4. 7セグLED表示器
周波数カウンタの実験モジュールを流用予定。



5. 16進キーボード



6. DMA I/F



7. バッテリーバックアップRAM


8. カードリーダーI/F
手書きマークシートのSVPプログラムをフォトリフレクタを使って読み込み
バッテリーバックアップSRAMに自動転送します。


9. I2C ROM I/F


10. SVP


11. マイクロメモリI/F





3. 1号機(TTL-FPGA互換機)【FPGA版】

   1. 開発方針
   • 後日、TTLのみで実現することを想定した論理とする。
   • マイクロ・プログラム制御方式
   • 仮想機械を実現することを想定したアーキテクチャ。
   • クロス・コンパイラ、クロス・アセンブラは使用しない。
   
   
   2. 仕様
      • マイクロ・プログラム(1バンクあたり)
      • 命令長: 16ビット
      • メモリ空間:4kワード
      • システム・バスから書き換え可能
      • レジスタ
      • データ幅:8ビット
      • レジスタ数:16本
      • ＡＬＵ
      • データ幅:8bit
      • 演算機能:8通り
      • フラグ
      (1)Cフラグ
      (2)Zフラグ
      (3)Nフラグ
      
      • ディスクリート構成
      
      
   3. ブロック図
   • 制御部ブロック図
     
     
     
   • データ部ブロック図
     
   
   
   4. ブロック別機能
   • プログラムROM
     本CPUにより実行される命令語(プログラム)が格納される。
     命令長は1ワードあたり、12ビットである。
     命令が格納されるROMにはワード毎に8ビットのアドレスが割付らており、
     プログラムカウンタ(PC)により指定されたアドレスに格納された命令語が
     ワード単位で読み出される。
     プログラムの変更はHDLの書き換えとFPGAの再合成により行う。
     
   • プログラム・カウンタ(PC)
     実行する命令が格納されたプログラムROMのアドレスを指定するためのポインタである。
     PCは8ビット長である。従って、最大2⁸ = 256ワードのROMを指定出来る。
     通常、命令はアドレス順に実行されるため、PCはひとつの命令を実行する度毎に
     インクリメントされるが、分岐命令が実行されたときは、命令語内で指定されたアドレスに
     分岐する。すなわち、分岐するアドレスの値がプログラム・カウンタに格納される。
     リセット時は、PCは0クリアされる。従って、リセット後に最初に実行される命令は
     プログラムROMの0番地から格納されていなければならない。
     
   • Wレジスタ
     アキュームレータとも呼ばれる。演算を行うときに中心となるレジスタであり、
     2項演算を行うときは、必ず演算データの一方はWレジスタになければならない。
     
   • 汎用レジスタ
     処理するデータや制御情報を格納するレジスタであり、実行される命令語により
     使用するレジスタが指定される。
     
   • ALU
     データに対して演算処理をするユニットであり、実行される命令語により指定された
     レジスタより送られてきたデータに対して、命令語で指定された演算を実行する。
     実行結果に対するフラグの値も生成する。
     
   • フラグ
     ALUの実行結果によりCフラグ、Zフラグ、Nフラグの値を保持する。
     更新されるフラグは命令により異なる。
     フラグは条件付分岐命令の分岐条件や、フラグを参照する命令で使用される。
     
   • DOレジスタ
     本プロセッサの外へ出力するデータを格納する。
     
   • DIレジスタ
     本プロセッサの外から取り込むデータが格納される。
     
   
   
   5. ＡＬＵ詳細仕様
   • 8ビット
   • 命令

   値	ニーモニック	機能
   000	add	加算(Cy無)
   001	adc	加算(Cy付)
   010	and	ビット毎の論理積
   011	or	ビット毎の論理和
   100	xor	ビット毎の排他的論理和
   101	rotr	右ローテート
   110	shra	右算術シフト
   111	shrl	右論理シフト

   
   
   • フラグ:Cフラグ、Zフラグ、Nフラグ
   • Cフラグ: 下記の条件でセットされる。命令ごとの動作は命令表参照のこと。
     (1)加算命令(add, adc)実行時キャリー(Carry)が発生した場合。
     (2)ローテート命令
     (3)シフト命令
   • Zフラグ: 演算結果が0である場合セットされる。
   • Nフラグ: 演算結果が負である場合、すなわちレジスタのMSB=1である場合セットされる。
   
   
   6. マイクロ命令形式
   • ジャンプ命令

   15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
   0	COND			アドレス

   
   
   • 即値加算命令

   15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
   1	0	d	FUNC1	REG				IMM

   
   
   • 演算命令

   15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
   1	1	d	x	REG				FUNC2			xxxxx

   
   
   • COND　(ジャンプ条件)

   値	ニーモニック	機能
   000	C	Carryビット=1ならジャンプ
   001	NC	Carryビット=0ならジャンプ
   010	Z	Zeroビット=1ならジャンプ
   011	NZ	Zeroビット=0ならジャンプ
   100	M	Nビット=1ならジャンプ
   101	P	Nビット=0ならジャンプ
   110	ALL	無条件にジャンプ
   111	IR	IRレジスタの値にジャンプ【検討中】

   
   
   • REG　(レジスタ指定)

   値	ニーモニック	選択レジスタ
   0000	A	Aレジスタ
   0001	IR	命令レジスタ
   0010	CI/CO	制御レジスタ
   0011	DI/DO	DI/DOレジスタ
   0100	GR0	汎用レジスタ0
   0101	GR1	汎用レジスタ1
   0110	GR2	汎用レジスタ2
   0111	GR3	汎用レジスタ3
   1000	BH	BHレジスタ
   1001	BL	BLレジスタ
   1010	RH	RHレジスタ
   1011	RL	RLレジスタ
   1100	SH	SHレジスタ
   1101	SL	SLレジスタ
   1110	PH	PHレジスタ
   1111	PL	PLレジスタ

   • FUNC2　(演算指定)　(フラグ⇒ ○:変化する、−:変化しない)

   値	ニーモニック	機能	Cフラグ	Zフラグ	Nフラグ
   000	add	加算(Cy付)	○	○	○
   001	adc	加算(Cy無)	○	○	○
   010	and	ビット毎の論理積	−	○	○
   011	or	ビット毎の論理和	−	○	○
   100	xor	ビット毎の排他的論理和	−	○	○
   101	rotr	右ローテート	○	○	○
   110	shra	右シフト(算術)	○	○	○
   111	shrl	右シフト(論理)	○	○	○

   
   
   • d　(演算結果の格納先)

   値	機能
   0	格納先はAレジスタ
   1	格納先はREGによる指定レジスタ

   
   
   7. システム・バス
   • スロット構成(案)

   スロットNo.	オリジナルCPU (TTL版)	オリジナルCPU (FPGA版)	H8マイコン版
   1	DMAインタフェース	DMAインタフェース	(予備)
   2	SVP + I2C-ROM	FPGA CPU	H8マイコンCPU +シリアル
   3	TTL CPU
   4	VRAM
   5	キーボード(PS2) + I/O
   6	Fileインタフェース(IDE)
   7	LANインタフェース(10BaseT
   8	予備(USB、または拡張バス etc.)

   • H8マイコンと互換性のあるバス
   • データ幅:8bit
   • アドレス空間:1Mバイト(20bit)
   ただし、オリジナルCPUとしては64kバイト(16bit)
   • メモリ・マップドI/O
   • 信号線一覧

   信号名	本数	機能	備考
   A[19:0]	20	アドレス
   D[7:0]	8	データ
   AS_N	1	アドレス・ストローブ
   RD_N	1	リード・ストローブ
   WR_N	1	ライト・ストローブ
   WAIT_N	1	ウェイト要求	オリジナルCPUでは未使用
   BREQ_N	1	バス使用要求
   BACK_N	1	バス使用許可
   CS_N[7:0]	8	エリア選択	(検討中)
   NMI_N	1	ノン・マスカブル割込み
   IRQ_N[5:0]	6	割込み要求	(本数検討中)
   GR_N	1	システム・リセット
   CLK	1	システム・クロック
   VCC	?	電源(5V)
   GND	?	グランド

   
   
   8. ＩＰＬ
   9. ＤＭＡインタフェース
   • 機能
   • 実装イメージ
   
   
   10. 詳細設計
   詳細設計はこちら(工事中)
   
   ・論理シミュレーション
   
   
   
   11. テスト回路とテスト・プログラム
   • データ転送(入出力、即値)
   • ALUテスト(1桁電卓)
   • 7segment LEDダイナミック表示
   • ディジタル時計
   • LCD表示
   • シリアル・パラレル変換
   • キーボード入力(チャタリング除去)
   • パラレル・シリアル変換
   • ステッピング・モータ速度制御
   • DCモータ速度制御(PWM)
   • D/A変換
   • A/D変換(直流電圧計)
   • 仮想機械の実現プログラム
   
   

4. 2号機(TTL-FPGA互換機)【TTL版】

1. 開発方針
   • TTLとメモリのみで実現する。(CPLD、FPGAは使用しない。)
   • ALUはAND、OR、XOR、NOTで実現する。
     (専用のICは使用しない。このため、演算速度の低下は許容する)
   • マイクロ・プログラム制御方式
   • FPGA版と同一の機械語が動作する。
   • 仮想機械を実現することを想定したアーキテクチャ。
   • クロス・コンパイラ、クロス・アセンブラは使用しない。
   • マイクロ・プログラムはSVPによりI2C-ROMよりローディングする。
     
   • IPLは最初DMAにより格納し、SVPによりI2C-ROMへ格納する。